ISSN 0021-3454 (печатная версия)
ISSN 2500-0381 (онлайн версия)
Меню

10
Содержание
том 60 / ОКТЯБРЬ, 2017
СТАТЬЯ

DOI 10.17586/0021-3454- 2017-60-10-967-972

УДК 004.27

ПОДХОД К РАЗРАБОТКЕ СИСТЕМ ПОТОКОВОЙ ОБРАБОТКИ ДАННЫХ НА ПЛИС С ВОЗМОЖНОСТЬЮ КОМБИНИРОВАННОЙ ОТЛАДКИ

Пинкевич В. Ю.
Университет ИТМО; студент


Аннотация. Рассмотрен вопрос отладки аппаратных вычислительных систем, ориентированных на потоковую обработку данных на ПЛИС. Для эффективной отладки моделей системы и ее прототипов требуется возможность переносить тестовые данные между разными представлениями системы. Предлагаемый подход основан на наборе правил разработки систем на ПЛИС и тестового окружения, что позволяет обеспечить совместимость форматов данных, получение необходимых входных и выходных данных, а также выполнение отладки в разных представлениях системы. Предлагается набор компонентов повторного использования для создания отладочной инфраструктуры. Подход ориентирован на реализацию в рамках существующих маршрутов проектирования, САПР и сред разработки аппаратных систем на ПЛИС.
Ключевые слова: отладка, верификация, разработка, ПЛИС, система на ПЛИС, система на кристалле, САПР

Список литературы:
  1. Meyer-Baese U. Digital Signal Processing with Field Programmable Gate Arrays. Springer, 2001.
  2. Sinha R., Roop P., Basu S. Correct-by-Construction Approaches for SoC Design. Springer, 2013.
  3. Mitra S., Seshia S. A., Nicolici N. Post-Silicon Validation Opportunities, Challenges and Recent Advances // 47th ACM/IEEE Design Automation Conf. (DAC). 13—18 June 2010. DOI: 10.1145/1837274.1837280 
  4. Goeders J., Wilton S. J. E. Effective FPGA Debug for High-Level Synthesis Generated Circuits // 24th Intern. Conf. on Field Programmable Logic and Applications (FPL). 2—4 September 2014. DOI: 10.1109/FPL.2014.6927498.
  5. Stollon N., Leatherman R. Integrating on Chip Debug Instrumentation and EDA Verification Tools // DesignCon East, 2005 [Электронный ресурс]: www.fs2.com/pdfs/DesignCon%20East%202005_FS2_ID1 202_final.pdf.
  6. Adir A., Copty S., Landa S., Nahir A., Shurek G., Ziv A., Meissner C., Schumann J. A Unified Methodology for Pre-Silicon Verification and Post-Silicon Validation // Design, Automation & Test in Europe Conference & Exhibition (DATE), 14—18 March 2011. DOI: 10.1109/DATE.2011.5763252
  7. Teich J. Hardware/software codesign: the past, the present, and predicting the future // Proc. IEEE. 2012. Vol. 100. P. 1411—1430. 
  8. Platunov A., Kluchev A., Penskoi A. Expanding Design Space for Complex Embedded Systems with HLDmethodology // 6th Intern. Congr. on Ultra Modern Telecommunications and Control Systems and Workshops (ICUMT). 2014. P. 157—164. 
  9. Xilinx System Generator for DSP. Xilinx, Inc. System Generator for DSP Getting Started Guide UG639 (v11.4). December 2, 2009 [Электронный ресурс]: www.xilinx.com.
  10. Wagner I., Bertacco V. Reversi: Post-Silicon Validation System for Modern Microprocessors // IEEE Intern. Conf. on Computer Design. 12—15 Oct. 2008. DOI: 10.1109/ICCD.2008.4751878
  11. Антонов А. А., Быковский С. В., Кустарев П. В. Монитор временных ограничений для систем на кристалле // Изв. вузов. Приборостроение. 2014. Т. 57, № 4. С. 53—57.
  12. Leens F. FPGA verification tools need an upgrade. Exostiv Labs, 2015.
  13. Certus ASIC Prototyping Debug Solution. Tektronix, Inc. 2012.
  14. Abramovici M., Bradley P., Dwarakanath K., Levin P., Memmi G., Miller D. A Reconfigurable Design-for-Debug Infrastructure for SoCs // Proc. of the 43rd Design Automation Conf. DAC. San Francisco, CA, USA, July 24—28, 2006. DOI: 10.1145/1146909.1146916.
  15. Da Silva F., McLaurin T., Waayers T. The Core Test Wrapper Handbook. Rationale and Application of IEEE Std. 1500. Springer Science+Business Media, LLC, 2006.