ISSN 0021-3454 (печатная версия)
ISSN 2500-0381 (онлайн версия)
Меню

10
Содержание
том 60 / ОКТЯБРЬ, 2017
СТАТЬЯ

DOI 10.17586/0021-3454- 2017-60-10-980-985

УДК 004.056.53

ПРОЕКТИРОВАНИЕ МИКРОАРХИТЕКТУРЫ ВЫЧИСЛИТЕЛЕЙ НА БАЗЕ ПРОБЛЕМНО-ОРИЕНТИРОВАННЫХ ЯЗЫКОВ

Антонов А. А.
Университет ИТМО; студент


Аннотация. Представлен метод проектирования микроархитектуры аппаратных вычислительных блоков (вычислителей) на платформах ПЛИС, ASIC или „система на кристалле“ и соответствующее инструментальное окружение (фреймворк). Метод основан на использовании иерархии „языковых IP-ядер“ (Language Intellectual Property, LIP) — узкоспециализированных языков описания аппаратуры со встроенными трансляторами, выполняющих генерацию проблемно-ориентированных вычислителей под управлением пользовательских спецификаций на этих языках. LIP-ядра представляет собой промежуточное решение между традиционными „аппаратными“ IP-ядрами, с зафиксированной аппаратной структурой, параметризируемой средствами языка описания аппаратуры, и полноценными самостоятельными трансляторами с собственными гибкими языками и автономной компиляторной инфраструктурой. По сравнению с указанными подходами использование LIP-ядер позволяет зафиксировать в процессе разработки вычислительных блоков удачные микроархитектурные решения с возможностью дальнейшей реализации на их основе произвольной пользовательской функциональности. Метод и фреймворк в виде прототипа САПР демонстрируются на примере LIP-ядра, реализующего механизм конвейеризации, и построенного на его базе учебного процессорного ядра с архитектурой DLX.
Ключевые слова: встроенные системы, система на кристалле, микроархитектура, САПР, RTL, HLS, проблемно-ориентированный язык

Список литературы:
  1. Hartenstein R., Kaiserslautern T. U., Karlsruhe K. I. T. SE Curricula are Unqualified to Cope with the Data Avalanche. 2017. P. 1—20 [Электронный ресурс]: http://hartenstein.de/publications/CS.pdf.
  2. Платунов А. Е. Реконфигурируемые встраиваемые системы и системы на кристалле // Изв. вузов. Приборостроение. 2014. Т. 57, № 4. С. 49—52.
  3. Mishra P., Dutt N. Processor Description Languages. Morgan Kaufmann Publishers Inc., 2008.
  4. Nane R. et al. A Survey and Evaluation of FPGA High-Level Synthesis Tools // IEEE Trans. Comput. Des. Integr. Circuits Syst. 2015. Vol. 35, N 10. P. 1591—1604.
  5. Skalicky S. Designing Customized ISA Processors using High Level Synthesis // Intern. Conf. ReConFigurable Comput. FPGAs. 2015.
  6. Ключев А. О., Антонов А. А. Измерение производительности компонентов подсистемы памяти для гетерогенных систем на кристалле // Программные продукты и системы. 2016. № 4. P. 78—84.
  7. Greaves D. J. Layering RTL, SAFL, Handel-C and Bluespec Constructs on Chisel HCL // ACM/IEEE Intern. Conf. Form. Methods Model. Codesign. 2015. P. 108—117.