Аннотация. Представлена новая структура для организации самопроверяемого комбинационного устройства со схемой встроенного контроля, реализованной по методу самодвойственного дополнения для кодов с суммированием. В отличие от известных, в предлагаемой структуре использован кодер кода с суммированием, позволяющий уменьшить число контролируемых функций. Рассматриваемый метод является развитием известных методов контроля — самодвойственного паритета и самодвойственного дублирования. В объекте диагностирования не обнаруживаются неисправности, искажающие выходы кодера на прямой и инверсной комбинациях. Вероятность существования таких неисправностей низка, следовательно, можно ожидать резкого увеличения процента покрытия ошибок по сравнению с использованием кода паритета и, вполне вероятно, по сравнению с дублированием при самодвойственном дополнении. Использование метода позволяет синтезировать более простые устройства, чем метод дублирования, а также строить полностью самопроверяемые устройства даже в том случае, когда это невозможно при дублировании. Возможна оптимизация показателей сложности технической реализации схемы встроенного контроля за счет выбора наиболее простых блоков вычисления корректирующих функций из всего их многообразия.

Ключевые слова: самопроверяемая схема встроенного контроля, самодвойственное дополнение, код с суммированием, код Бергера, код Боуза — Лина, самодвойственный паритет, самодвойственное дублирование, самодвойственный контроль по кодам с суммированием, снижение структурной избыточности

Список литературы:

1. Поспелов Д. А. Логические методы анализа и синтеза схем. М.: Энергия, 1974. 368 с.
2. Согомонян Е. С., Слабаков Е. В. Самопроверяемые устройства и отказоустойчивые системы. М.: Радио и связь, 1989. 208 с.
3. Abramovici M., Breuer M. A., Friedman A. D. Digital System Testing and Testable Design. New Jersey: IEEE Press, 1998. 652 p.
4. Lala P. K. Self-Checking and Fault-Tolerant Digital Design. San Francisco: Morgan Kaufmann Publ., 2001. 216 p.
5. Fujiwara E. Code Design for Dependable Systems: Theory and Practical Applications. John Wiley & Sons, 2006. 720 p.
6.  Nicolaidis M., Zorian Y. On-Line Testing for VLSI – А compendium of approaches // J. of Electronic Testing: Theory and Application. 1998. Vol. 12, iss. 1—2. P. 7—20. DOI: 10.1023/A:1008244815697.
7. Mitra S., McCluskey E. J. Which concurrent error detection scheme to сhoose? // Proc. of the Intern. Test Conf., Atlantic City, NJ, USA, 03—05 Oct. 2000. P. 985—994. DOI: 10.1109/TEST.2000.894311.
8. Пархоменко П. П., Согомонян Е. С. Основы технической диагностики (оптимизация алгоритмов диагностирования, аппаратурные средства). М.: Энергоатомиздат, 1981. 320 с.
9. Дрозд А. В., Харченко В. С., Антощук С. Г., Дрозд Ю. В., Дрозд М. А., Сулима Ю. Ю. Рабочее диагностирование безопасных информационно-управляющих систем. Харьков: Нац. аэрокосм. ун-т им. Н. Е. Жуковского „ХАИ“, 2012. 614 с.
10. Кодирование информации (двоичные коды) / Н. Т. Березюк, А. Г. Андрущенко, С. С. Мощицкий, В. И. Глушков, М. М. Бенеша, В. А. Гаврилов. Харьков: Вища школа, 1978. 252 с.
11. Вorden J. M. Optimal asymmetric error detecting codes // Information and Control. 1982. Vol. 53, iss. 1—2. P. 66—73. DOI: 10.1016/S0019-9958(82)91125-1.
12. Freiman C. V. Optimal error detection codes for completely asymmetric binary channels // Information and Control. 1962. Vol. 5, iss. 1. P. 64—71. DOI: 10.1016/S0019-9958(62)90223-1.
13. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием для систем технического диагностирования. Т. 1. Классические коды Бергера и их модификации. М.: Наука, 2020. 383 с.
14. Berger J. M. A note on error detection codes for asymmetric channels // Information and Control. 1961. Vol. 4, iss. 1. P. 68—73. DOI: 10.1016/S0019-9958(61)80037-5.
15. Das D., Touba N. A. Weight-based codes and their application to concurrent error detection of multilevel circuits // Proc. of the 17th IEEE VLSI Test Symp., Dana Point, CA, USA, Apr. 25—29, 1999. P. 370—376.
16. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием для систем технического диагностирования. Т. 2. Взвешенные коды с суммированием. М.: Наука, 2021. 456 с.
17. Reynolds D. A., Meize G. Fault detection capabilities of alternating logic // IEEE Trans. on Computers. 1978. Vol. C-27, iss. 12. P. 1093—1098.
18. Сапожников В. В., Сапожников Вл. В., Гессель М. Самодвойственные дискретные устройства. СПб: Энергоатомиздат, 2001. 331 с.
19. Efanov D., Sapozhnikov V., Sapozhnikov Vl., Osadchy G., Pivovarov D. Self-dual complement method up to constant-weight codes for arrangement of combinational logical circuits concurrent error-detection systems // Proc. of the 17th IEEE East-West Design & Test Symp. (EWDTSʼ2019), Batumi, Georgia, Sept. 13—16, 2019. P. 136—143. DOI: 10.1109/EWDTS.2019.8884398.
20. Saposhnikov Vl. V., Dmitriev A., Goessel M., Saposhnikov V. V. Self-dual parity checking – a new method for on line testing // Proc. of the 14th IEEE VLSI Test Symp., Princeton, USA, 1996. P. 162—168.
21. Saposhnikov Vl. V., Saposhnikov V. V., Dmitriev A., Goessel M. Self-dual duplication for error detection // Proc. of the 7th Asian Test Symp., Singapore, 1998. P. 296—300.
22. Das D., Touba N. A. Synthesis of circuits with low-cost concurrent error detection based on Bose-Lin codes // J. of Electronic Testing: Theory and Applications. 1999. Vol. 15, iss. 1—2. P. 145—155. DOI: 10.1023/A:1008344603814.
23. Pat. 747533 United States. Self-Checking Error Checker for Two-Rail Coded Data / W. C. Carter, K. A. Duke, P. R. Schneider. 1971.
24. Nikolos D. Self-testing embedded two-rail checkers // On-Line Testing for VLSI. 1998. Ch. 7 P. 69—79. DOI: 10.1007/978-1-4757-60-69-9_7.
25. Jha N. K. Totally self-checking checker designs for Bose-Lin, Bose and Blaum codes // IEEE Trans. on Computer-Aided Design. 1991. Vol. 10, iss. 1. Р. 136—143. DOI: 10.1109/43.62799.
26. Piestrak S. J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes. Wrocław: Oficyna Wydawnicza Politechniki Wrocłavskiej, 1995. 111 p.
27. Nikolos D., Kavousianos X. Modular TSC checkers for Bose-Lin and Bose codes // Proc. of the 17th IEEE VLSI Test Symp., Dana Point, USA, Apr. 25—29, 1999. P. 354—360.
28. Busaba F. Y., Lala P. K. Self-checking combinational circuit design for single and unidirectional multibit errors // J. of Electronic Testing: Theory and Applications. 1994. Vol. 5, iss. 5. P. 19—28. DOI: 10.1007 / BF00971960.
29. Morosow A., Saposhnikov V. V., Saposhnikov Vl. V., Goessel M. Self-checking combinational circuits with unidirectionally independent outputs // VLSI Design. 1998. Vol. 5, iss. 4. P. 333—345. DOI: 10.1155/1998/20389.
30. Matrosova A. Yu., Levin I., Ostanin S. A. Self-checking synchronous FSM network design with low overhead // VLSI Design. 2000. Vol. 11, iss. 1. P. 47—58. DOI: 10.1155/2000/46578.
31. Göessel M., Ocheretny V., Sogomonyan E., Marienfeld D. New Methods of Concurrent Checking. Dordrecht: Springer Science+Business Media B.V., 2008. 184 p.
32. Гессель М., Дмитриев А. В., Сапожников В. В., Сапожников Вл. В. Самотестируемая структура для функциональ¬ного обнаружения отказов в комбинационных схемах // Автоматика и телемеханика. 1999. № 11. С. 162—174.
33. Сапожников В. В., Сапожников Вл. В. Самопроверяемые дискретные устройства. СПб: Энергоатомиздат, 1992. 224 с.