priborИзвестия высших учебных заведений. ПриборостроениеJournal of Instrument Engineering0021-34542500-0381Национальный исследовательский университет ИТМО10.17586/0021-3454-2025-68-3-228-238pribor-354Research ArticleКОМПЬЮТЕРНОЕ МОДЕЛИРОВАНИЕ И АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯCOMPUTER MODELING AND DESIGN AUTOMATIONМетод высокоуровневого проектирования микроархитектуры нейроморфных процессоров на основе явного отделения вычислений от потока транзакцийMethod of high-level microarchitecture design of neuromorphic processors based on explicit separation of computations from transaction flowЛукашовИ. Ы.LukashovI. V.

Иван Викторович Лукашов — аспирант, факультет программной инженерии и компьютерной техники; мл. научный сотрудник

Санкт-Петербург 

Ivan V. Lukashov — Post-Graduate Student, Faculty of Software Engineering and Computer Science; Junior Researcher

St. Petersburg 

lukashov@itmo.ruАнтоновА. А.AntonovA. A.

Александр Александрович Антонов — канд. техн. наук, факультет программной инженерии и компьютерной техники; доцент

Санкт-Петербург 

Alexander A. Antonov — PhD, Faculty of Software Engineering and Computer Science; Associate Professor

St. Petersburg 

antonov@itmo.ruКустаревП. В.KustarevP. V.

Павел Валерьевич Кустарев — канд. техн. наук, факультет программной инженерии и компьютерной техники; доцент

Санкт-Петербург 

Pavel V. Kustarev — PhD, Faculty of Software Engineering and Computer Science; Associate Professor

St. Petersburg 

kustarev@itmo.ruУниверситет ИТМОРоссияITMO UniversityRussian Federation202518042025683228238Copyright © Национальный исследовательский университет ИТМО, 20252025Национальный исследовательский университет ИТМОНациональный исследовательский университет ИТМОhttps://pribor.ifmo.ru/jour/about/submissions#copyrightNoticehttps://pribor.ifmo.ru/jour/article/view/354

Представлены оригинальный метод и прототип инструментального программного обеспечения для проектирования нейроморфных процессоров. Метод основан на высокоуровневом описании аппаратуры с явным (на уровне исходного кода) выделением потоков конвейерных транзакций, циркулирующих внутри аппаратной структуры, и отделением производимых при этом вычислений от логики динамического планирования и контроля потоков. Такой подход позволяет гибко комбинировать алгоритмы обработки данных с актуальными механизмами улучшения производительности и энергопотребления в аппаратной микроархитектуре, эффективно разделять ответственность при разработке сложной аппаратуры, повторно использовать автоконфигурируемые микроархитектурные структуры. Предлагается формализация концепции транзакции (в заданном контексте), маршрут проектирования аппаратуры на основе транзакций и алгоритм синтеза RTL-дизайна нейроморфных процессоров на основе „транзакционных“ описаний. Описан разработанный прототип инструментального обеспечения для синтеза процессоров, построенный на базе фреймворка для программно-управляемой генерации аппаратуры. Применение предлагаемого метода и компонентов САПР демонстрируется на примере разработки оригинального нейроморф­ного процессора, исполняющего модели полносвязных импульсных нейронных сетей. Данная разработка подтверждает достижимость конкурентных характеристик аппаратуры при существенном улучшении управляемости проекта, повторном использовании кода, снижении количества ошибок и общей трудоемкости проектирования.

An original method and a prototype of the software toolbox for designing neuromorphic processors are presented. The method is based on a high-level description of the hardware with explicit (at the source code level) allocation of pipeline transaction flows circulating inside the hardware structure and separation of the computations performed in this case from the logic of dynamic scheduling and flow control. This approach allows flexible combination of data processing algorithms with up-to-date mechanisms for improving performance and energy consumption in the hardware microarchitecture, effective sharing of responsibilities in the development of complex hardware, and reuse of auto-configurable microarchitectural structures. A formalization of the transaction concept (in a given context), a hardware design route based on transactions, and an algorithm for synthesizing the RTL design of neuromorphic processors based on “transactional” descriptions are proposed. A prototype of the software toolbox for synthesizing processors built on a framework for software-controlled hardware generation is described. The application of the proposed method and CAD components is demonstrated using the example of the development of an original neuromorphic processor executing models of fully connected pulse neural networks. This development confirms the achievability of competitive hardware characteristics with a significant improvement in project manageability, code reuse, a reduction in the number of errors and the overall labor intensity of design.

нейроморфные процессорымикроархитектурапроектирование на уровне транзакцийСАПРRTLHGFHLSneuromorphic processorsmicroarchitecturetransaction-level designCADRTLHGFHLSфинансирование исследования выполнено за счет НИРСИИ Университета ИТМО (проект № 640097 „Разработка гибридного масштабируемого нейропроцессора на основе тензорных и нейроморфных ядер“).The research was funded by Research Projects in the Field of Artificial Intelligence at ITMO University (project No. 640097 “Development of a hybrid scalable neuroprocessor based on tensor and neuromorphic cores”).ReferencesSchuman C. D., Kulkarni S. R., Parsa M., Mitchell J. P., Date P., Kay B. Opportunities for neuromorphic computing algorithms and applications // Nature Computational Science. 2022. Vol. 2(1). P. 10–19. DOI: 10.1038/s43588-021-00184-y.Schuman C.D., Kulkarni S.R., Parsa M., Mitchell J.P., Date P., and Kay B. Nature Computational Science, 2022, no. 1(2), pp. 10–19, DOI: 10.1038/s43588-021-00184-y.Kudithipudi D., Schuman C., Vineyard C. M., Pandit T., Merkel C., Kubendran R., Aimone J. B., Orchard G., Mayr C., Benosman R., Hays J. Neuromorphic computing at scale // Nature. 2025. Vol. 637(8047). P. 801–812. DOI: 10.1038/s41586-024-08253-8.Kudithipudi D., Schuman C., Vineyard C.M., Pandit T., Merkel C., Kubendran R., Aimone J.B., Orchard G., Mayr C., Benosman R., and Hays J. Nature, 2025, no. 637(8047), pp. 801–812, DOI: 10.1038/s41586-024-08253-8.Kiselev M., Ivanitsky A., Larionov D. A purely spiking approach to reinforcement learning // Cognitive Systems Research. 2025. Vol. 89. P. 101317. DOI: 10.1016/j.cogsys.2024.101317.Kiselev M., Ivanitsky A., and Larionov D. Cognitive Systems Research, 2025, vol. 89, p. 101317, DOI: 10.1016/j.cogsys.2024.101317.Su Q., Mei S., Xing X., Yao M., Zhang J., Xu B., Li G. SNN-BERT: Training-efficient Spiking Neural Networks for energy-efficient BERT // Neural Networks. 2024. Vol. 180. P. 106630. DOI: 10.1016/j.neunet.2024.106630.Su Q., Mei S., Xing X., Yao M., Zhang J., Xu B., and Li G. Neural Networks, 2024, vol. 180, p. 106630, DOI: 10.1016/j.neunet.2024.106630.Frenkel C., Bol D., Indiveri G. Bottom-up and top-down approaches for the design of neuromorphic processing systems: Tradeoffs and synergies between natural and artificial intelligence // Proc. of the IEEE. 2023. Vol. 111(6). P. 623–652. DOI: 10.1109/JPROC.2023.3273520.Frenkel C., Bol D., and Indiveri G. Proceedings of the IEEE, 2023, no. 6(111), pp. 623–652, DOI: 10.1109/JPROC.2023.3273520.Coussy P., Gajski D., Meredith M., Takach A. An Introduction to High-Level Synthesis // IEEE Design & Test of Computers. 2009. Vol. 26(4). P. 8–17. DOI: 10.1109/MDT.2009.69.Coussy P., Gajski D., Meredith M., Takach A. IEEE Design & Test of Computers, 2009, no. 4(26), pp. 8–17, DOI: 10.1109/MDT.2009.69.Bourgeat T., Pit-Claudel C., Chlipala A., Arvind. The essence of Bluespec: a core language for rule-based hardware design // Proc. of the 41st ACM SIGPLAN Conf. on Programming Language Design and Implementation (PLDI 2020). 2020. P. 243–257. DOI: 10.1145/3385412.3385965.Bourgeat T., Pit-Claudel C., Chlipala A.A. Proc. of the 41st ACM SIGPLAN Conf. on Programming Language Design and Implementation (PLDI 2020), 2020, рр. 243–257, DOI: 10.1145/3385412.3385965.Hoover S., Salman A. Top-Down Transaction-Level Design with TL-Verilog. 2018 [Электронный ресурс]: https:// doi.org/10.48550/arXiv.1811.01780, 02.03.2025.Hoover S., Salman A. Top-Down Transaction-Level Design with TL-Verilog, 2018, https://doi.org/10.48550/arXiv.1811.01780.Antonov A. Structured Design of Complex Hardware Microarchitectures Based on Explicit Generic Implementations of Custom Microarchitectural Mechanisms // Electronics. 2022. Vol. 11(7). P. 1055. DOI: 10.3390/electronics11071055.Antonov A. Electronics 2022, 2022, no. 7(11), pp. 1055, DOI: 10.3390/electronics11071055.Lukashov I., Antonov A., Tabunschik S. High-level design of neuromorphic processors based on explicit decoupling of computations and transaction flow control // Proc. of SPIE. 2024. Vol. 13239. P. 132391K. DOI: 10.1117/12.3036460.Lukashov I., Antonov A., Tabunschik S. Proceedings of SPIE, 2024, vol. 13239, рр. 132391K, DOI: 10.1117/12.3036460.Neuromorphix (GitHub) [Электронный ресурс]: https://github.com/ivlukashov/activecore/tree/master/kernelip/neuromorphix/src, 02.03.2025.Neuromorphix (GitHub), https://github.com/ivlukashov/activecore/tree/master/kernelip/neuromorphix/src.Ma D., Shen J., Gu Z., Zhang M., Zhu X., Xu X., Xu Q., Shen Y., Pan G. Darwin: A neuromorphic hardware co-processor based on spiking neural networks // J. of Systems Architecture. 2017. Vol. 77. P. 43–51.Ma D., Shen J., Gu Z., Zhang M., Zhu X., Xu X., Xu Q., Shen Y., Pan G. Journal of Systems Architecture, 2017, vol. 77, рр. 43–51.Han J., Li Z., Zheng W., Zhang Y. Hardware implementation of spiking neural networks on FPGA // Tsinghua Science and Technology. 2020. Vol. 25(4). P. 479–486. DOI: 10.26599/TST.2019.9010019.Han J., Li Z., Zheng W. and Zhang Y. Tsinghua Science and Technology, 2020, no. 4(25), pp. 479–486. DOI: 10.26599/TST.2019.9010019.OpenSpike (GitHub) [Электронный ресурс]: https://github.com/sfmth/OpenSpike, 02.03.2025.OpenSpike (GitHub), https://github.com/sfmth/OpenSpike.Frenkel C., Lefebvre M., Legat J.-D., Bol D. A 0.086-mm 12.7-pJ/SOP 64k-Synapse 256-Neuron Online-Learning Digital Spiking Neuromorphic Processor in 28-nm CMOS // IEEE Trans. on Biomedical Circuits and Systems. 2019. Vol. 13(1). P. 145–158.Frenkel C., Lefebvre M., Legat J.-D., Bol D. IEEE Transactions on Biomedical Circuits and Systems, 2019, no. 1(13), pp. 145–158.

The authors declare that there are no conflicts of interest present.