Сергей Михайлович Табунщик — аспирант, факультет программной инженерии и компьютерной техники
Санкт-Петербург
Sergei M. Tabunshchik — Post-Graduate Student, Faculty of Software Engineering and Computer Technology
St. Petersburg
Рассматривается проблема проектирования аппаратных ускорителей для систем краевого искусственного интеллекта с учетом ограничений на используемые ресурсы. Разработана модульная параметризуемая архитектура нейросетевого процессора, которая позволяет гибко настраивать характеристики ускорителя, включая размеры вычислительных элементов и размер внутренней буферной памяти, под требования целевой системы. Эффективность полученных результатов подтверждена путем моделирования нейросетевого ускорителя на уровне регистровых передач с использованием параметров сверточного слоя нейронной сети YOLOv5s. Исследована зависимость площади кристалла от параметров архитектуры с использованием блока программируемой логики (ПЛИС) системы на кристалле ZYNQ-7000. Показано, что увеличение размеров систолического массива повышает производительность, но эффект прироста снижается при больших значениях. Масштабирование систолического массива также увеличивает количество логических элементов (LUT, Look-Up Table) и однобитных регистров (FF, Flip-Flop) ПЛИС. Увеличение объема внутренней памяти существенно влияет на потребление элементов блочной памяти (BRAM) ПЛИС, но не оказывает значительного воздействия на общую производительность. Результаты экспериментов подтвердили преимущество предложенного подхода в части адаптивности и гибкости настройки под различные сценарии применения. Перспективными областями применения являются системы, требующие высокой производительности при ограниченных ресурсах. Полученные результаты могут служить основой для разработки новых поколений нейросетевых процессоров с возможностью масштабирования производительности и учетом ограничений на ресурсы.
The problem of designing hardware accelerators for edge artificial intelligence systems is considered, taking into account the limitations on the resources used. A modular parameterizable architecture of the neural network processor is been developed, which allows flexibly adjusting the characteristics of the accelerator, including the size of computing elements and the size of the internal buffer memory, to the requirements of the target system. The effectiveness of the obtained results is confirmed by modeling a neural network accelerator at the level of register transfers using the parameters of the convolutional layer of the YOLOv5s neural network. The dependence of the crystal area on the architecture parameters using the programmable logic unit (Field Programmable Gate Array, FPGA) of the ZYNQ-7000 system on a chip is investigated. It has been shown that increasing the size of the systolic array increases productivity, but the effect of the increase decreases with large values. Scaling the systolic array also increases the number of logic gates and single-bit registers of the FPGA. Increasing the amount of internal memory significantly affects the consumption of FPGA block memory elements, but does not significantly affect overall performance. The experimental results confirmed the advantage of the proposed approach in terms of adaptability and flexibility of customization for various application scenarios. Promising areas of application are systems that require high performance with limited resources. The results obtained can serve as a basis for the development of new generations of neural network processors with the ability to scale performance and taking into account resource constraints.
The authors declare that there are no conflicts of interest present.